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Informations de livre
| Titre | Logic Synthesis and SOC Prototyping : RTL Design using VHDL |
| Domaine(s) | Electronique et Electricité |
| Auteur(s) | Vaibbhav Taraate |
| Editeur(S) | Springer |
| parution | 2020 |
| Source De livre | Lien de livre |
| EAN13/ISBN | 978-981-15-1314-5 |
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